AMD s’apprte franchir un nouveau cap dans le monde des datacenters avec Venice, sa 6e gnration de processeurs EPYC, construite autour des architectures Zen 6 et Zen 6C, et grave en 2 nm chez TSMC.
De nombreuses fuites de schmas techniques et mais aussi des rumeurs de forums confirment un bond en avant sur plusieurs aspects essentiels : scalabilit des curs, capacit mmoire, productivit du cache, et bien plus.
Zen 6 : jusqu 96 curs par socket
Le cur du systme repose sur un design en multi-chip module (MCM) avec jusqu 8 CCDs (Core Complex Dies) entourant un ou plusieurs IODs (I/O Dies). En configuration Zen 6 “classique”, chaque CCD embarque 12 curs, ce qui permet datteindre 96 curs / 192 threads par socket. Le cache L3 serait doubl, atteignant 128 Mo par CCD, soit 1 Go de cache L3 au total sur une puce complte.
Zen 6C : densit extrme pour les hyperscalers
Pour ceux qui recherchent le nombre de threads avant tout, Zen 6C pousse encore plus loin le bouchon avec 256 curs “denses” et 512 threads, grce un design optimis et un nombre de CCDs plus lev. Chaque cur Zen 6C conserve 2 Mo de L3, assurant un bon compromis entre latence et densit.
Mmoire et bande passante XXL
Ct mmoire, Venice passera la vitesse suprieure avec des plateformes SP7 (16 canaux DDR5) et SP8 (12 canaux DDR5). Ces dernires pourraient grer jusqu 6 To de RAM par socket. Les lignes PCIe Gen 5 ne sont pas encore confirmes, mais devraient largement dpasser les 128 lignes des EPYC actuels.
Gestion thermique et nergtique diffrencie
Les TDP annoncs grimpent significativement :
– SP7 : jusqu 600 W, pour les charges ultra-intensives.
– SP8 : entre 350 et 400 W, plus adapts aux racks denses avec refroidissement modr.
Disponibilit
On attend ces nouveaux monstres par les rouges pour fin 2025 ou dbut 2026.